インプットインピーダンス改善の実例

今回のコラムではＰＤＮ（電源配線）のインプットインピーダンスを下げるための基本戦略を示した後、簡単な基板をシミュレーションで解析しながらインプットインピーダンスを実際に改善する例を御紹介しようと思います。

ＰＤＮのインプットインピーダンス低減のための基本戦略

電源配線にＶＲＭのみが配置されている場合、図１の黒色ラインのようなインピーダンス特性となります。　ＶＲＭはＤＣ～数１０ＫＨｚ程度までは低インピーダンスですが、これを超えるとインダクタンス特性となります。　ターゲットインピーダンスを超えないように、通常、赤色ラインのような特性を持つ出力コンデンサ・バルクコンデンサが実装されます。然しながらバルクコンデンサは数１００ＫＨｚ程度まではキャパシタンスとして機能しますが、これを超えるとインダクタンス特性となります。従って、より高い周波数でのインプットインピーダンス低減に効果のあるバイパスコンデンサ（一般的にセラミックコンデンサ）が負荷ＩＣ直近に実装されます。これによりピンク色破線のようなターゲットインピーダンスを超えないインプットインピーダンス特性を得ることが出来るようになります。高周波になればなるほど配線インダクタンスの影響を受けやすくなるため、高周波対策用のバイパスコンデンサはＩＣのピン直近に配置する必要があります。

解析する基板パターンと改善方針

図２は、今回解析を行う基板のレイアウトです。８層基板で１層目に電源ＩＣ（インダクタ内蔵型）、出力コンデンサ、ＦＰＧＡが実装されており、８層目にＦＰＧＡ用バイパスコンデンサが多数配置されています。　解析対象ネットはＦＰＧＡのコア電源（ＶＣＣＩＮＴ）で、電源電圧（及び消費電流）は１．２Ｖ±３％（４Ａ）で、ターゲットインピーダンスは、１８ｍΩ（ＦＭＡＸ：２０ＭＨｚ）となっています。

シミュレーションでの解析結果を図３に示します。　青色一点鎖線はターゲットインピーダンスで、赤線が解析したインプットインピーダンスです。　第一のピークインピーダンスである２７ＫＨｚ付近及び第二のピークインピーダンスである１．７ＭＨｚ付近でターゲットインピーダンスを超えているのがわかります。 　２７ＫＨｚ付近はＰＩのインピーダンスとしては比較的低い周波数帯です。　対策としては、電源の過渡応答性の改善、電解コンデンサ・ＯＳ－ＣＯＮ・ＳＰＣＡＰなどの容量の大きなバルクコンデンサの使用、パターン幅を太くするなどの対策が考えられますが、今回はバルクコンデンサを使用した対策を行ってみます。 　１．７ＭＨｚ付近はバイパスコンデンサの数や位置の調整、定数の調整などが考えられますが、今回はパターン修正を行わず、コンデンサの定数調整に絞って対策を行っていこうと思います。（ＯＳ－ＣＯＮ、ＳＰＣＡＰはパナソニック株式会社様の登録商標です。）

バルクコンデンサによる低周波帯域の改善

図４は、対策としてＦＰＧＡ直近にバルクコンデンサとしてＳＰＣＡＰ「ＥＥＦＣＸ０Ｄ３３１Ｒ」を半田面側（８層）に配置したパターン図で、図５はこれを実装した状態での解析結果です。　この改善により、第一のピークインピーダンスをターゲットインピーダンス以下に抑えることが出来ています。　コンデンサを追加することで、共振点にずれが生じ、ピークインピーダンスの周波数が少しずれています。

次にバルクコンデンサにＳＰＣＡＰよりも容量の大きなものが選択できるＯＳ－ＣＯＮを使用してみます。　図６はパナソニック株式会社様製ＯＳ－ＣＯＮ「１６ＳＥＦ１０００Ｍ」にした場合の解析結果です。ＳＰＣＡＰ「ＥＥＦＣＸ０Ｄ３３１Ｒ」と比較すると第一のピークインピーダンスが更に低く抑えられますが、第二のピークインピーダンスは少し高めとなっています。　（そして、やはりピークインピーダンスの周波数は少しずれています。）

これらの結果は、２つの部品のインピーダンス特性を見ればある程度予想が出来ます。　図７は、ＳＰＣＡＰ「ＥＥＦＣＸ０Ｄ３３１Ｒ」とＯＳ－ＣＯＮ「１６ＳＥＦ１０００Ｍ」のインピーダンス特性を表したもので、第一のピークインピーダンスである２７ＫＨｚ付近ではＯＳ－ＣＯＮ「１６ＳＥＦ１０００Ｍ」の方が、第二のピークインピーダンスである１．７ＭＨｚ付近では、ＳＰＣＡＰ「ＥＥＦＣＸ０Ｄ３３１Ｒ」の方が、インピーダンスが低くなっていることから、これらの結果が順当であることがわかります。

バイパスコンデンサによる高周波帯域の改善

図８は、ＦＰＧＡのコア電源用バイパスコンデンサの配置を示しています。　この図にはＶＣＣＩＮＴボール用のパッド以外は省略されていますが、このＦＰＧＡのパッケージはＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）のため、パッドが格子状に配置され、パッケージ内側には引き出し用のビア以外のスペースはほぼありません。　また、通常、コア電源用ボールは中央に集まっています。　従って、直近にパスコンを配置するには、パッドオンビアを使用するか、この格子の間にビアを配置して、実装面の裏側にパスコンを配置するしかなく、ビアの寄生インダクタンスが必ず付加されることになります。　改善前は０．１μＦのコンデンサをボールごとに配置していましたが、インプットインピーダンス低減のために、コンデンサの定数を最適化しました。 　図８及び表１の水色の部分が定数変更したコンデンサを表しています。　（これらのコンデンサ部品はすべて村田製作所株式会社様製です。）　

図９はバルクコンデンサの追加とバイパスコンデンサの定数調整後の解析結果です。　全帯域でインプットインピーダンスがターゲットインピーダンスを下回りました。コンデンサは０．１μＦ～１０μＦまで容量を少しずつ変えたものを実装することで、各コンデンサが得意とする周波数帯のインピーダンスを下げつつ、反共振を抑えることが出来ています。　反共振（並列共振とも呼ばれます）はインダクタンス成分とキャパシタンス成分が並列に接続されている時に、ある周波数（共振周波数）でインピーダンスが極値を持ってしまう現象です。　ここでは、コンデンサの持つキャパシタンス成分と別のコンデンサが持つ寄生インダクタンス成分との間での並列共振です。　共振点でのインピーダンスは２つのコンデンサの容量が離れている程大きくなる傾向があります。

反共振（並列共振）について

図１０の緑色太線は０．１μＦと１０μＦのセラミックコンデンサを並列に接続した場合の合成インピーダンスを表しています。　ここでは１８ＭＨｚ付近で反共振が発生しており、合成インピーダンスは０．１ μＦのセラミックコンデンサ単体の特性よりも悪化してしまっています。　図１１の青色太線は０．１μＦ、１μＦ、２．２μＦ、４．７μＦ、１０μＦを並列に接続した場合の合成インピーダンスを表しています。　図１０の緑色太線と比べると、反共振が抑えられ良好なインピーダンス特性となっているのがわかります。　図１０の緑色太線も図１１の青色太線も高い周波数（２０ＭＨｚ～１ＧＨｚ）でのインピーダンスが低く抑えられているように見えます。　然しながら、コンデンサがプリント基板上に実際に実装された状態では、配線インダクタンスの影響が大きくなり効果が弱くなります。　通常、数十ＭＨｚを超えたあたりから、プリント基板上の実装部品でインピーダンスを下げることは難しくなってくるため、オンチップキャパシタなどがその役割を担うことになります。

部品削減によるコストカット

更に、パスコンの数を減らす検討を行います。図９で１０ＭＨｚ以上を確認するとターゲットインピーダンスまで余裕があります。材料費や実装費を削減するため、図１２及び表２の灰色の部品を未実装状態にし、複数のボールに対して１個のパスコンを共有しています。

図１３はバイパスコンデンサ削減時の解析結果です。　１０ＭＨｚ超えで若干インプットインピーダンスが高くなりますが、それでもまだターゲットインピーダンスまで余裕があります。

最後に

ＦＰＧＡやＳｏＣなどで、０．８Ｖ、１．０Ｖといった低電圧で動作するＩＣでは、消費電流が大きく、許容電圧範囲も小さくなります。このため必然的にターゲットインピーダンスが低くなりがちで、時には数ｍΩといったターゲットインピーダンスを満たさなければならない場合もあります。ＰＩ解析を行うことで、ＦＰＧＡやＳｏＣの負荷電流変動時に許容電源電圧変動の規定を満足できるかを検証することができ、これらのＩＣへ電源を安定供給できるようになります。また、ターゲットインピーダンスに余裕があれば、不要な部品を削除してコスト削減するといったことも可能になります。

Ｉｎｔｅｌのサイトではインプットインピーダンスを計算するツールが公開されています。ご興味のある方は、一度ご自身でＰＤＮの設計を実践してみては如何でしょうか。

御参考URL

Intel 電源分配ネットワーク (PDN)

https://www.intel.co.jp/content/www/jp/ja/support/programmable/support-resources/signal-power-integrity/power-distribution-network.html